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Herstellung eines Mikroprozessors
Die Herstellung eines Mikroprozessors ist ein technisch sehr anspruchsvoller Vorgang, der nur im Vakuum oder in Reinräumen stattfinden darf, die um ein Vielfaches sauberer als ein Operationssaal sind. Darüber hinaus ist die Gewinnung und Reinigung des Siliziums sehr energieintensiv.

Der Weg vom logischen Entwurf zum physischen Chip

Zuerst wird das Layout der Schaltung von einem Team aus Programmieren und Hardwaredesignern in rein digitaler Form erstellt (Schaltungsentwurf). Dabei kommen spezielle CAD-Programme (Computer Aided Design = computergestüter Entwurf) zum Einsatz.
Bevor die eigentliche Fertigung in der Chipfabrik, kurz Fab genannt, beginnen kann, muss zuerst ein hochreiner Siliziumkristall gezüchtet werden, aus dem später einzelne hauchdünne Scheiben geschnitten werden (Gewinnung, Kristallzüchtung, Waferhestellung). Diese sog. Wafer dienen als Trägermaterial der integrierten Schaltung.
Die wesentlichen Fertigungsschritte finden im Front-End statt: Dabei werden mit Hilfe von Belichtungsverfahren die Strukturen der Schaltung auf den Wafer übertragen und die unterschiedlich leitenden Transistorgebiete erzeugt (Dotierung). Anschließend werden die Kontakte der Transistoren zu den Leiterbahnen hergestellt (Kontaktierung), die auf mehreren Schichten in meist chemischen Prozessen darüber abgeschieden werden (Metallisierung).  
Im Back-End werden die einzelnen Chips aus dem Wafer herausgesägt (Vereinzelung) und in einem Gehäuse untergebracht (Flip-Chip-Montage).
Einführung

Der Grundstoff: Silizium

Ein Mikroprozessor besteht wie jeder integrierte Schaltkreis aus Silizium. Es eignet sich besonders gut, da es sich um einen sogenannten Halbleiter handelt. Die Siliziumatome sind über ihre vier Bindungselektronen (Valenzelektronen) mit ihren Nachbaratomen verbunden und bilden so eine Gitterstruktur. Durch Einsetzen von Fremdatomen (Dotieren) in dieses Gitter kann die elektrische Leitfähigkeit gezielt beeinflusst werden:

  • Wenn ein Fremdatom eingebracht wird, das ein Bindungselektron mehr hat als ein Siliziumatom (Elemente der 5. Hauptgruppe, z.B. Arsen oder Phosphor), wird ein Elektron freigesetzt, das durch Anlegen einer Spannung in Bewegung versetzt werden kann. Da Elektronen negativ geladen sind, spricht man in diesem Fall von n(egativ)-Dotierung.

  • Wird hingegen ein Fremdatom eingebaut, das ein Bindungselektron weniger besitzt (Elemente der 3. Hauptgruppe, z.B. Bor), entsteht ein Loch, das sich wie ein positiver Ladungsträger verhält. Deshalb nennt man diese Art der Dotierung auch p(ositiv)-Dotierung.

Durch unterschiedliche Dotierung benachbarter Bereiche können z.B. Transistorschalter gebaut werden - Grundbestandteil einer CPU.

Ein weiterer Vorteil von Silizium ist, dass es im Gegensatz zu anderen Halbleitern wie Germanium oder Gallium in praktisch unbegrenzter Menge zur Verfügung steht. Es ist mit etwa 17% nach Eisen und Sauerstoff das auf der Erde am dritthäufigsten vorkommende chemische Element und wird aus Sand gewonnen, der zu einem Großteil aus Quarzkristallen besteht.

Transistoren und Gatter

Das elementare Bauteil eines Mikroprozessors ist wie bei jedem integrierten Schaltkreis der Transistor, ein elektronischer Schalter, der genau zwei Zustände annehmen kann. Im leitenden Zustand fließt Strom, im nicht-leitenden bzw. gesperrten Zustand fließt kein Strom. Ein Mikroprozessor kann deshalb nur Informationen verarbeiten, die in binärer Form vorliegen - die Eins entspricht dem leitenden Zustand und die Null dem nicht-leitenden Zustand. Mehrere Transistoren lassen sich zu Logikgattern zusammenschalten, die einfache logische Operationen (z.B. UND, ODER, Negation) durchführen können Dabei werden mehrere binäre Eingabewerte über eine logische Verknüpfung zu einem einzigen binären Ausgabewert zusammengeführt. Eine Ausnahme stellt die Negation (NOT) dar, die einen Eingabewert invertiert (aus einer Eins wird eine Null und umgekehrt). Ein UND-Gatter z.B. gibt nur dann eine Eins aus, wenn an beiden Eingängen jeweils Einsen anliegen.
  
Die Gatter sind wiederum Bestandteil komplexerer Schaltungen, die eine CPU benötigt, z.B.  

  • Flipflops, die als Speicherzellen für den Cache verwendet werden
  • Halb- bzw. Volladdierer, die einen Teil der arithmetisch-logischen Einheit (ALU) bilden
  • Multiplexer, welche die Daten-/Adressleitungen steuern und etwa zur Auswahl einer Speicherzelle beim Lesen von Datenbits verwendet werden

Aufbau und Funktionsweise eines Transistors

Damit die Leistungsaufnahme eines Mikrochips angesichts der gigantischen Anzahl von Transistoren nicht zu hoch ist, muss ein Transistortyp verwendet werden, der möglichst wenig Strom benötigt. In der Chipfertigung kommen deshalb sog. Feldeffekttransistoren zum Einsatz, da sie im Gegensatz zu bipolaren Transistoren fast leistungslos geschaltet werden können.

Aufbau

Ein Feldeffekttransistor (FET) besteht aus drei Anschlüssen, die als Source (Quelle), Gate (Steuerungselektrode) und Drain (Senke) bezeichnet werden. Beim Anlegen einer Spannung zwischen Gate und Source wird ein elektrisches Feld aufgebaut, das einen Stromfluss zwischen Source und Drain auslöst. Hinsichtlich der Dotierung unterscheidet man zwischen n-Kanal- und p-Kanal-FET.
  • Beim n-Kanal-FET werden in ein schwach p-dotiertes Grundmaterial (Substrat) aus monokristallinem Silizium in einem bestimmten Abstand zueinander zwei starke n-dotierte Gebiete eingebracht, die Source und Drain darstellen. Über diesem Zwischenraum (Kanal) befindet sich eine Isolierschicht, die das Gate vom Silizium trennt.
  • Beim p-Kanal-FET ist die Anordnung der Schichten genau umgekehrt. Das Substrat ist n-dotiert, die beiden Inseln (Source und Drain) sind p-dotiert.
 
Für die verschiedenen Schichten wird nicht nur monokristallines Silizium benötigt: Als Dielektrikum wird Siliziumdioxid eingesetzt, als Gate-Material wird polykristallines Silizium verwendet. Da früher Aluminium als Steuerelektrode eingesetzt wurde, bezeichnet man Feldeffekttransistoren auch als MOSFETs (Metal-Oxide Semiconductor FET).

Funktionsweise (n-Kanal-FET)

Sobald zwischen Gate und Source eine Spannung angelegt wird, entsteht ein elektrisches Feld, durch das die vom Gate angezogenen negativen Ladungsträger (Elektronen) aus dem p-dotierten Substrat bis zum Isolator wandern können Die positiven Ladungsträger (Löcher) bewegen sich hingegen in entgegengesetzter Richtung, wodurch sich im Raum zwischen den n-leitenden Inseln bald mehr negative Ladungsträger als positive Ladungsträger befinden - der Kanal wird ebenfalls n-leitend (Inversion).


Tri-Gate-FET/FinFET

In der CPU-Fertigung wird seit 2011 (Intel Ivy Bridge) eine spezielle Form des FET eingesetzt, die als Tri-Gate-FET bezeichnet wird. Tri-Gate-FETs sind ähnlich wie herkömmliche Feldeffekttransistoren aufgebaut, nutzen allerdings dreidimensionale Strukturen (sog. Finnen, deshalb auch FinFET) als Kanal. Diese befinden sich direkt auf dem Substrat und werden komplett vom Gate umgeben. Dadurch kann die Schaltgeschwindigkeit bei gleichzeitig niedrigerem Stromverbrauch (weniger Leckströme) deutlich gesteigert werden.

1. Schaltungsentwurf

Vor der eigentlichen Fertigung muss zuerst die Struktur der Schaltung festgelegt werden. Da ein Schaltungsentwurf auf Transistorebene bei einer CPU  - sie enthält Schaltungen mit mehr als 100 Millionen Transistoren – schlicht viel zu aufwändig und teuer wäre, kommt spezielle CAD-Software (Computer Aided Design = computergestützter Entwurf) zum Einsatz. Diese ermöglicht mit Hilfe einer standardisierten Hardwarebeschreibungssprache (z.B. VHDL, Verilog) den Entwurf eines Schaltplans basierend auf einer funktional-logischen Beschreibung der einzelnen Komponenten. Der Entwurfsprozess besteht aus mehreren Schritten:  

Spezifikation

Bestimmung und Dokumentation der funktionalen (z.B. Befehlssatz, Datentypen) und nicht-funktionalen (z.B. Abmessungen, max. Verlustleistung) Anforderungen aus Sicht des Kunden.

Schaltungsentwurf

Zur Vereinfachung des Entwurfs wird die Schaltung auf mehreren Ebenen modelliert, wobei der Abstraktionsgrad nach unten hin abnimmt:

  • Systemebene: Beschreibung der einzelnen Komponenten (z.B. ALU, Cache, E/A-Schnittstellen) – erste grobe Einteilung der Chipfläche in funktionale Einheiten (Partitionierung)

  • Algorithmusebene: Beschreibung des funktionalen Verhaltens der Komponenten mit Hilfe von Operatoren (z.B. Addition) und Variablen

  • Register-Transfer-Ebene: Bestimmung der Eigenschaften der Komponenten durch Operatoren unter Berücksichtigung des Zeitverhaltens (Takt-/Rücksetzsignale), Beschreibung des Datentransfers zwischen Registern – die Grobeinteilung wird in einen sog. Floorplan, der die Anordnung aller Signalleitungen enthält, umgesetzt

  • Logikebene: Beschreibung der Schaltung durch logische Verknüpfungen, sog. Logikgatter (z.B. AND OR, NOT) einschließlich des diskreten Zeitverhaltens

  • Schaltungsebene: Beschreibt die tatsächliche Struktur der Schaltung; die einzelnen Logikgatter werden nun als Transistoren dargestellt

Quelle, S. 37 ff.

Erstellung einer Gatternetzliste

Die Gatternetzliste wird anhand der Beschreibungen der Register-Transfer- und der Logikebene erzeugt und enthält alle Logikgatter und Signalleitungen.

Layoutsynthese

Die Gatternetzliste wird mit Hilfe einer Komponentenbibliothek (enthält u.a. bereits vordefinierte Logikgatter) in eine geometrische Darstellung der Schaltung, das sog. Layout, überführt  Dieses enthält exakte Abmessungen, Positionen und Dotierungsschichten der Transistoren und Leiterbahnen.

Layoutverifikation

Überprüfung der technischen Umsetzbarkeit und der elektrischen Funktionstüchtigkeit des Layouts. Die Verifikation erfolgt in der Regel durch Simulation, d.h. eine möglichst realistische Nachbildung des Verhaltens der Schaltung mit Hilfe von Software. In einer Testumgebung kann anhand vordefinierter Eingabesignale festgestellt werden, ob die Schaltung die erwarteten Ausgabesignale liefert (Soll-/Ist-Vergleich),

Abgabe an die Fertigung

Das Layout wird an die eigene Fertigungsabteilung oder an einen externen Auftragshersteller weitergeleitet. Dort wird das Layout dann auf eine Fotomaske übertragen.
2. Gewinnung von hochreinem Silizium

Herstellung von Rohsilizium

Reines Silizium hat den Nachteil, dass es sich bereits bei Raumtemperatur mit Sauerstoff verbindet. Quarzkristalle (Abb. rechts) stellen eine stabile Form des Siliziumdioxids (SiO2) dar. Sie werden fein gemahlen und dann in einen speziellen Schmelzofen eingebracht. Durch Reduktion des Siliziumdioxids mit Kohlenstoff bei etwa 2000 °C entsteht flüssiges Rohsilizium.

Reinigung mittels Siemens-Verfahren

Zur Chipfertigung wird hochreines Silizium mit einem Reinheitsgrad von mindestens 1 ppb (parts per billion) oder 9N (entspricht 99,999999%) benötigt, d.h. auf eine Milliarde Siliziumatome darf nur ein Fremdatom kommen. Rohsilizium besitzt jedoch nur einen Reinheitsgrad von ca. 98% und enthält Verunreinigungen u.a. durch Kohlenstoff-, Eisen-, Aluminium-, Bor- und Phosphor-Atome. Gerade Elemente wie Bor oder Phosphor, die auch zum Dotieren geeignet sind, sollten nicht darunter sein.
Zur Reinigung wird meistens das Siemens-Verfahren eingesetzt. Dazu muss das fein gemahlene Rohsilizium zuerst in einem Reaktor bei ca. 300 °C unter Zuleitung von Chlorwasserstoff in Trichlorsilan und Wasserstoff überführt werden. In mehreren Destillationsschritten wird das verunreinigte Trichlorsilan anschließend gereinigt Danach wird der zuvor getrennte Wasserstoff wieder zugeführt und zusammen mit dem gereinigten Trichlorsilan an beheizten Siliziumstäben vorbeigeleitet, an denen sich Siliziumkristalle absetzen. Nach etwa einer Woche hat der Siliziumstab die geforderte Größe erreicht.

Zonenreinigung

Bei der Zonenreinigung wird der Reinheitsgrad weiter erhöht, indem der Siliziumstab mit Hilfe einer stromdurchflossenen Induktionsspule erhitzt wird. Aufgrund der höheren Löslichkeit fließen nur die Verunreinigungen in die Schmelze. Durch mehrfache Wiederholung dieses Prozesses kann hochreines Silizium gewonnen werden.

Quellen:
3. Kristallzüchtung


Als Rohstoff für Mikrochips eignet sich nur monokristallines Silizium, das aus einem einzigen großen Kristall besteht und somit eine einheitliche Kristallstruktur aufweist, in der sich Ladungsträger frei bewegen können. Das durch das Siemens-Verfahren hergestellte Silizium ist allerdings polykristallin, d.h. es besteht aus vielen einzelnen Kristallen. Mit Hilfe eines Verfahrens, das auch als Kristallzüchtung oder Tiegelziehen bezeichnet wird, lässt sich aus Polysilizium monokristallines Silizium gewinnen. Zwar können Einkristalle auch mit dem Zonenschmelzverfahren gezüchtet werden, allerdings nur bis zu einem Durchmesser von 20 cm. Beim Tiegelziehen liegt der maximale Durchmesser hingegen aktuell bei 45 cm. Dadurch sind die Fertigugskosten viel niedriger.

Tiegelziehen

Bei diesem auch als Czochralski-Verfahren bezeichneten Vorgang wird bereits gereinigtes, monokristallines Silizium zusammen mit einem Dotierelement in einem Quarztiegel geschmolzen und auf einer Temperatur gehalten, die nur etwas über dem Schmelzpunkt von Silizium liegt. In die Schmelze wird ein kleiner, hüochreiner Siliziumkristall (auch Keimling oder Impfkristall) hinengetaucht, der dann langsam herausgedreht wird. Durch leichtes Abkühlen der Schmelze vor dem Eintauchen wird verhindert, dass das Silizium bereits vorher Kristalle bildet  Es entsteht ein großer Einkristall in Form einer Säule (engl. Ingot) von bis zu 2 m Höhe und einem maximalen Durchmesser von 45 cm (Abb. links) Je langsamer der Stab, an dem der Keimling befestigt ist, aus der Schmelze gedreht wird, desto größer wird der Durchmesser.

Quellen:
4. Waferherstellung

Die beim Tiegelziehen entstandene Siliziumsäule wird mit einer Diamantsäge in hauchdünne Scheiben (ca. 1 mm), sog. Wafer (Abb. rechts), zersägt. Sie dienen als Trägerplatte (Substrat) für den integrierten Schaltkreis und müssen deshalb vollkommen glatt und frei von Unebenheiten sein. Dazu werden sie mit verschiedenen Verfahren behandelt:

  • Läppen: Abschleifen der rauen Oberfläche mit einem Schleifmittel, z.B. Aluminiumoxid

  • Fräsen: Die Kanten an den Rändern werden mit einer Kristallfräse abgerundet.

  • Tauchätzen: Die Wafer werden in ein Bad mit Ätzlösung getaucht, um die v.a. durch die mechanische Belastung entstandenen Unebenheiten zu entfernen.

  • Polieren: Abschließend wird die Oberfläche noch in einem CMP-Prozess mit einer Mischung aus Wasser, Natronlauge und Siliziumdioxidkörnern behandelt.

Der Wafer hat jetzt zwar nur noch eine Dicke von 0,7 bis 0,9 mm, dafür aber eine extrem glatte Oberfläche  - der Unterschied zwischen der dünnsten und der dicksten Stelle liegt bei weniger als 0,3 nm (zum Vergleich: ein menschliches Haar hat eine Dicke von 50.000 nm). Damit die Wafer später in den Fertigungsanlagen nicht falsch ausgerichtet werden, erhalten sie auf einer Seite eine Abflachung (engl. Notch).


Einbringen einer Isolationsschicht

Für Mikroprozessoren werden SOI-Wafer (Silicon On Insulator) benötigt, die unter einer dünneren Siliziumschicht (Silicon) zusätzlich eine Isolatorschicht (Insulator) aus Siliziumdioxid enthalten. Transistoren, die auf einer Isolatorschicht aufgebaut sind, haben weniger Leckströme und eine geringere elektrische Kapazität. Sie benötigen deshalb weniger Ladung zum Schalten, wodurch eine höhere Schaltgeschwindigkeit möglich wird. Daneben sorgt die Isolatorschicht auch dafür, dass bei nachfolgenden Prozessen nur das Silizium darüber entfernt wird. Zur Fertigung werden verschiedene Verfahren eingesetzt, die auf Ionen-Implantation beruhen:

  • SIMOX (Separation by Implantation of Oxygen): Durch Ionen-Implantation werden Sauerstoffatome tief in den Wafer eingebracht. Bei Erhitzung auf ca. 1350 °C bildet sich eine Schicht aus Siliziumdioxid. Sehr energieaufwendiges Verfahren
  • Bonding Wafer:  Zwei oxidierte Wafer werden jeweils mit der behandelten Seite durch sog. Bonden zu einem Wafer zusammengefügt. Anschließend wird die Oberfläche des Wafers so lange durch Ätzen/Polieren behandelt, bis die Isolatorschicht die gewünschte Tiefe hat. Nachteil: Der zweite Wafer wird dabei zerstört
  • Smart-Cut: Auch bei diesem Verfahren werden zwei oxidierte Wafer verwendet; einem Wafer werden jedoch zusätzlich Wasserstoffionen implantiert. Zuerst werden beiden Wafer durch Bonden zusammengesetzt und durch Erhitzung des Wasserstoffs auf ca. 500 °C  wieder getrennt.

5. Belichtung

  • Bei der Belichtung wird die Struktur bzw. das Layout der Schaltung mit Hilfe einer Fotomaske auf den Wafer übertragen.

Herstellung der Fotomaske

Als Trägermaterial für die Fotomaske dient eine Glasplatte, die mit einer Chrom- und einer Lackschicht überzogen ist. Die Lackschicht ist lichtempfindlich, d.h. an belichteten Stellen findet eine chemische Reaktion statt, die den Lack wasserlöslich macht. Zur Darstellung der Strukturen dient die lichtundurchlässige Chromschicht.
Im ersten Schritt der Maskenherstellung wird die Struktur der Schaltung mit einem Elektronen- oder Laserstrahl auf den Fotolack übertragen Anschließend werden die belichteten Stellen mit Hilfe einer Entwicklerlösung entfernt. Danach kann auch die Chromschicht weggeätzt werden. Zuletzt wird der verbliebene Fotolack entfernt und eine Schutzschicht aufgebracht.

Argonfluorid-(ArF)-Immersionslithografie

  • Aktuelles Standardverfahren ist die sog. Immersionslithografie. eine Art der Projektionsbelichtung.

Vor der Belichtung muss der Wafer mit lichtempfindlichem Fotolack überzogen werden. Positivlack wird wasserlöslich, sobald er ultraviolettem Licht ausgesetzt ist, Negativlack wird hingegen wasserfest. Meistens wird Positivlack verwendet.
   
Bei der Belichtung wird energiereiche UV-Strahlung (in der Ragel ArF-Laser mit einer Wellenlänge 193 nm) erzeugt, die durch die Fotomaske auf den Wafer fällt. Durch den Schattenwurf werden die Strukturen der Schaltung (s.o.) auf der Lackschicht abgebildet. Um die Feinheit bzw. Auflösung der Strukturen zu erhöhen, erfolgt die Abbildung nicht direkt, sondern wird durch ein Linsensystem um den Faktor 4 bis 10 verkleinert. Man spricht deshalb auch von Projektionsbelichtung. Da der Wafer nicht komplett abgedeckt werden kann, wird der Belichtungsvorgang für jeden Abschnitt wiederholt (Step-and-Repeat). Eine Besonderheit der Immersionslithografie ist die Verwendung einer Immersionsflüssigkeit  (lat. immersio = eintauchen), die einen dünnen Film auf der Oberfläche des Wafers bildet. Diese Art von Flüssigkeit zeichnet sich durch einen hohen Brechungsindex aus, der eine noch höhere Auflösung ermöglicht.


EUV-Lithografie

Mittlerweile setzen immer mehr Chiphersteller (z.B. Samsung, TSMC) bei der Belichtung extrem ultraviolette (EUV) Strahlung mit einer Wellenlänge von 13,5 nm ein. Dadurch können noch feinere Strukturen auf der Fotomaske bzw. dem Wafer dargestellt werden. Außerdem kommt die EUV-Lithografie mit weniger Masken pro Schicht aus, wodurch die Produktionszeit sinkt. Das neue Verfahren bringt aber auch neue technische Herausforderungen mit sich, die längst nicht jeder Hersteller gemeistert hat. So sind z.B. komplett neue Optiken und spezielle Belichtungsmasken erforderlich.


Entfernen des Fotolacks

Im Anschluss daran muss der Lack mit einem Lösungsmittel (z.B. Natronlauge) in einem nasschemischen Prozess entfernt werden. Dabei löst sich der Lack an den belichteten Stellen des Wafers ab. Beim anschließenden Ätzprozess werden nur die Stellen weggeätzt, die nicht mehr durch die Lackschicht geschützt sind. Der verbliebene Lack wird danach ebenfalls mit Lösungsmittel, welches das Silizium nicht angreift (z.B. Aceton), oder mittels Plasmaveraschung entfernt.

Maskierung und Belichtung werden vor jedem Dotier- oder Ätzprozess durchgeführt. In den folgenden Abschnitten werden diese Prozesse zugunsten der Übersichtlichkeit nicht immer explizit erwähnt.


6. Dotierung

  • Als Dotieren bezeichnet man das gezielte Einbringen von positiven (p) oder negativen Ladungsträgern in einen Halbleiter. Bei der Chipfertigung werden auf diese Weise die unterschiedlich leitenden Gebiete der Transistoren (FETs = Field Effect Transistors) erzeugt.

Ionen-Implantation

Das mittlerweile übliche Verfahren zur Dotierung ist die Ionen-Implantation. Dabei wird die Oberfläche des Wafers im Vakuum mit beschleunigten Ionen eines entsprechenden Dotierelements (z.B. Arsen, Bor oder Phosphor) beschossen. Die Tiefe der Einbringung kann über die Spannung, die zur Beschleunigung der Teilchen verwendet wird, genau bestimmt werden.  
Die Ionen-Transplantation läuft, begleitet von anderen Prozessen (z.B. CMP, CVD), in mehreren Schritten ab. So muss zur selektiven Abdeckung der Bereiche, die nicht dotiert werden sollen, vor jeder Implantation Fotolack aufgetragen werden, der danach entweder mit einem Lösungsmittel oder durch chemische Reaktion mit einem Plasma (Plasmaveraschung) wieder entfernt wird. Es werden entweder n-leitende oder p-leitende Gebiete erzeugt. Für negativ-leitende Gebiete werden meistens Arsen- oder Phosphor-Ionen eingesetzt, für positiv-leitende eignen sich Bor-Ionen.

7. Kontaktierung

  • Bei der Kontaktierung werden die Anschlüsse der Transistoren für die erste Leiterbahnebene erzeugt.

Um die Beweglichkeit der entsprechenden Ladungsträger im Kanal zu erhöhen, muss zunächst die Symmetrie des Silizium-Kristallgitters aufgebrochen werden. Dazu werden  in einem plasmagestützten CVD-Verfahren über den Transisoren sog. Verspannungsschichten (Stresslayer) aufgebracht. n-Kanal-FETs benötigen eine Zugspannung, p-Kanal-FETs hingegen brauchen eine Druckspannung. [Quelle, S. 39] Darüber wird noch eine Schicht zur Isolierung der Transistoren von der Leitungsebene abgeschieden. Anschließend folgt die Erzeugung der Anschlüsse für die Source- und Drain-Gebiete an die erste Leiterbahnebene. Dafuer muss die Oberfläche zunächst wieder mit Fotolack maskiert werden. Nach der Belichtung werden an den entsprechenden Stellen, wo der Lack entfernt wurde, tiefe Löcher (Vertical Interconnect Access) in das Silizium geätzt, die dann mit Wolfram aufgefuellt werden.

8. Metallisierung

 
  • In diesem Fertigungsabschnitt werden die Transistoren über mehrere Leiterbahnebenen miteinander verbunden.

Als Leitungsmaterial wird aufgrund seiner sehr guten elektrischen Leitfähigkeit Kupfer verwendet. Kupfer hat allerdings wie viele unedle Metalle die negative Eigenschaft, dass es leicht korrodiert. Deshalb muss zwischen dem Silizium und der Kupferschicht immer eine Passivierungsschicht (Tantal oder Tantalnitrid) aufgebracht werden. Ein weiteres Problem besteht darin, dass zur Strukturierung des Kupfers das ansonsten (z.B. bei dem früher verwendeten Aluminium) übliche Trockenätzverfahren nicht genutzt werden kann, weil das Metall mit keinem gebräuchlichen Ätzgas ein flüchtiges Reaktionsprodukt bildet. Aus diesem Grund wird zur Auftragung der Kupferschicht das sog. Dual-Damascene-Verfahren eingesetzt.

Dual-Damascene-Verfahren

Bei diesem Verfahren werden mehrere Zwischenschichten bestehend aus Ätzblocker-, Isolations- und Passivierungsschicht abgesetzt. In diese Schichten werden anschließend die Gräben für die Kupferleitungen geätzt. Zwei Schichten bilden jeweils eine Metallebene: Die untere Schicht beherbergt jeweils die vertikalen Verbindungen (VIAs, Vertical Interconnect Access), die obere Schicht enthält die Leiterbahnen. Eine Ausnahme stellt die erste Ebene dar: Sie hat nur eine Zwischenschicht für VIAs.  

 
Elektrochemische Kupferabscheidung

Für den nachfolgenden galvanischen Abscheidungsprozess muss in einem ersten Schritt eine dünne Schicht Kupfer abgesetzt werden, die als Keimschicht und Kathode dient. Dabei wird der befeuchtete Wafer einer kupferhaltigen Elektrolytlösung ausgesetzt. Die darin enthaltenen Kupferionen lagern sich auf der Keimschicht ab und bilden eine kristalline Struktur, wodurch sich die Gräben nach und nach füllen. In einem letzten Schritt wird schließlich das darüber hinausgewachsene Kupfer durch chemisch-mechanisches Polieren entfernt. Diese Schritte werden für jede Metallebene einmal durchgeführt  

9. Flip-Chip-Montage

Im letzten Fertigungsabschnitt werden die Kontakte erzeugt, die einzelnen Chips ausgeschnitten und mit der Oberseite nach unten („Flip-Chip“) auf das Gehäuse gelötet (Abb. rechts).

Erzeugung der Kontakthöcker

Zuerst wird die polierte Oberfläche des Wafers durch Sputtern mit einer Metallschicht überzogen Danach wird eine Lackschicht aufgebracht, welche die entsprechenden Öffnungen für die Kontakte markiert. Nach Entfernen des Lacks wird über diesen Stellen in einem galvanischen Prozess Lot abgeschieden. Die verbliebene Metallschicht wird anschließend weggeätzt. Übrig bleiben kleine Kontakthöcker, sog. Bumps.

Vereinzelung

Mit einer Diamantsäge werden nun die einzelnen Chips (englisch Dies) aus dem Wafer herausgeschnitten. Damit der nur etwa 100 µm dicke Wafer dabei nicht auseinanderbricht, wird dieser vorher auf eine spezielle Folie geklebt.

Reflow-Prozess

Der Chip wird direkt mit den Kontakthöckern nach unten auf das Gehäuse gelötet. Um den Lötprozess frei von Oxiden (Sauerstoff-Verbindungen) zu halten, wird der Chip vorher mit einem Flussmittel benetzt. Dann wird das Gemisch aus Lot und Flussmittel mit Hilfe einer Wärmequelle (z.B. Heizplatte, Gas, Infrarot oder Laser) geschmolzen. Beim Abkühlen entsteht eine elektrische Verbindung zwischen den Kontakthöckern auf dem Chip und den Kontaktflächen auf dem Gehäuse.


Underfill

Um Chip und Gehäuse vor Schäden zu schützen, die infolge der durch Wärmeentwicklung unterschiedlich starken Materialausdehnung entstehen können, werden die entstandenen Zwischenräume mit einem elastischen und temperaturbeständigen Kunststoff aufgefüllt
10. Abschliessende Funktionstests

Funktions- und Materialtests finden während des gesamten Fertigungsprozesses statt. Die Wafer werden fortlaufend auf Verunreinigungen und fehlerhafte Strukturen geprüft. Vor der Vereinzelung werden mit Hilfe eines Wafer-Probers die elektrischen Verbindungen getestet. Dabei werden die defekten Wafer aussortiert. Zu den weiteren Tests gehören u.a. Lackproben, Schichtdickenmessungen und stichprobenartige PCM-Tests (Process Control Monitoring, Prozessüberwachung).

Die fertigen Chips werden abschließend mehreren Funktions- und Belastungstests unterzogen. Dazu gehört auch die Überprüfung der technischen Parameter (z.B. stabil erreichbare Taktfrequenz, Wärmeentwicklung). Um die Kosten zu minimieren, kommen Verfahren zum Einsatz, die dazu geeignet sind, innerhalb einer sehr kurzen Zeitspanne möglichst viele Parameter zu testen.

  • Burn-In-Test: Die Chips werden 4 Minuten lang bei 100° C in einem Ofen gebacken und dabei mit einer 40-Prozentigen Überspannung betrieben.

  • Class-Test: In diesem nur wenige Sekunden andauernde Test sollen mittels ausgefeilter Algorithmen Kurzschlüsse oder unerwartete Unterbrechungen ausfindig gemacht werden. Dazu gehört auch das Testen einer Vielzahl kritischer Pfade, um z.B. Probleme mit Signalverzögerungen, Resonanzen, Übersprechen oder Rauschen aufzudecken. Im Rahmen des Class-Tests werden die CPUs in verschiedene Leistungsklassen unterteilt.

  • Funktionstests durch einen automatischen Testmustergenerator (ATPG)

Fertigungsverfahren in der Chipindustrie

Mikroprozessoren stellen neben Grafikprozessoren die komplexeste Form des integrierten Schaltkreises dar. Um die gigantische Anzahl an Transistoren (über 1 Mrd.) zusammen mit kilometerlangen Leiterbahnen auf der Fläche eines Daumennagels unterzubringen, werden moderne CPUs aus vielen übereinander liegenden, hauchdünnen Schichten (engl. Layer) aufgebaut. Bei einem Großteil der in der Chipfertigung eingesetzten Verfahren handelt es sich deshalb um Prozesse zur Auf- oder Abtragung von Schichten.

Auftragung von Schichten

Chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD)

Bei der chemischen Gasphasenabscheidung wird eine gasförmige Verbindung des Beschichtungsmaterials (z.B. Silizium-Wasserstoff-Verbindungen, sog. Silane) mit einem Trägergas in einer Reaktionskammer an die zu beschichtende Oberfläche herangeführt. Durch Wärmezufuhr wird anschließend eine chemische Reaktion ausgelöst, wodurch sich der feste Bestandteil auf der Oberfläche absetzt. Niederdruck-CVD-Verfahren (LPCVD) werden eingesetzt, um etwa Isolations-/Schutzschichten (Siliziumoxid, Siliziumnitrid) oder das Gate-Material abzuscheiden.

Ähnliche Varianten: APCVD (Atmospheric Pressure, CVD), PECVD (Plasmagestütztes CVD)

Physikalische Gasphasenabscheidung (Physical Vapor Deposition, PVD)

Die physikalische Gasphasenabscheidung eignet sich besonders zum Aufbringen metallischer Schichten (z.B. Aluminium, Kupfer), da sie im Gegensatz zu den CVD-Verfahren keinen gasförmigen Ausgangsstoff benötigt. Stattdessen wird das Beschichtungsmaterial entweder durch Bedampfen oder Kathodenzerstäubung (Sputtern) aufgebracht.  
Beim Bedampfen wird das Beschichtungsmaterial in einen Tiegel eingebracht und zum Verdampfen gebracht. Sobald die Dampfteilchen auf das Substrat treffen, kondensieren sie und verteilen sich auf der Oberfläche.

Kathodenzerstäubung (Sputtern)

Bei der Kathodenzerstäubung wird ein Festkörper, der aus dem Beschichtungsmaterial besteht, mit geladenen Teilchen (z.B. Argonionen) eines Niederdruckplasma beschossen. Die dabei herausgelösten Atome setzen sich auf dem darunter liegenden Wafer ab. Das benötigte Niederdruckplasma wird entweder von einer Gleichstrom- (DC-Sputtern), einer Hochfrequenz- (HF-Sputtern) oder einer Mikrowellenquelle (Magnetronsputtern) erzeugt.


Abtragung von Schichten
 
Trockenätzen

Das Trockenätzen wird nach der Belichtung zur Strukturierung von Schichten verwendet. Man unterscheidet zwischen physikalischen, chemischen und physikalisch-chemischen Verfahren. Alle Verfahren haben gemeinsam, dass der Ätzprozess in einer Vakuumkammer stattfindet.
Beim physikalischen Trockenätzen wird das Schichtmaterial abgetragen, indem es mit geladenen Teilchen (z.B. Argonionen) beschossen wird.  
Das chemische Trockenätzen hingegen nutzt dafür ein Plasma, das in einem Reaktor durch eine hochfrequente Gasentladung erzeugt wird.  Dabei reagieren die im Plasma enthaltenen Radikale (Moleküle, die ein ungebundenes Bindungselektron besitzen) mit der Wafer-Oberfläche zu einer leicht flüchtigen Verbindung, die zusammen mit anderen Reaktionsprodukten einfach abgesaugt werden kann.
Chemisch-mechanisches Trockenätzen stellt eine Kombination aus den beiden Verfahren dar. Das Beschichtungsmaterial wird sowohl durch den direkten Beschuss mit Ionen als auch durch chemische Reaktion mit freien Radikalen abgetragen. Das auch als reaktives Ionenätzen bezeichnete Verfahren ermöglicht ein sehr genau einstellbares und selektives Ätzen.

 
Nasschemisches Ätzen

Nasschemische Verfahren werden vor allem bei der ganzflächigen Entfernung von Schichten (z.B. Lackentfernung) und der Reinigung von Wafern eingesetzt. Dabei wird das feste Schichtmaterial mit Hilfe einer chemischen Lösung (z.B. Natronlauge), die nur diese Schicht angreift, in eine flüssige Form überführt. Man unterscheidet zwischen Sprüh- und Tauchätzen.
Beim Sprühätzen wird der Wafer mittels Vakuumansaugung auf einem rotierenden Teller (Chuck) gehalten und mit einer Ätzlösung besprüht, beim Tauchätzen werden mehrere Wafer auf einmal in ein Becken mit der Ätzlösung getaucht.


Chemisch-mechanisches Polieren (CMP)

CMP wird zur Planarisierung (Einebnung) von Schichten eingesetzt, um diese für den nachfolgenden Belichtungsprozess vorzubereiten. Dabei wird der Wafer auf einem rotierenden Teller fixiert und auf ein Poliertuch gedrückt, das auf einer sich ebenfalls drehenden Platte befestigt ist. Eine Pumpe befördert fortlaufend Poliermittel ins Zentrum des Poliertuchs und sorgt dafür, dass während des Prozesses ein dünner Film zwischen Wafer und Poliertuch entsteht.

Plasmaveraschung

Die Plasmaveraschung wird meistens zur Entfernung von Fotolack verwendet. Bei diesem Verfahren wird ein Plasma erzeugt, das aus reaktiven Sauerstoffatomen besteht. Diese reagieren bei relativ niedrigen Temperaturen mit dem aus organischen Verbindungen bestehenden Fotolack, so dass dieser oxidiert.

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